AMD CTOがChipletを話します：光電子共同シールの時代が来ています

AMD Chip Companyの幹部は、将来のAMDプロセッサにはドメイン固有のアクセラレータが装備されている可能性があり、一部の加速器でさえ第三者によって作成されていると述べました。

Sam Naffziger上級副社長は、AMDの最高技術責任者であるMark Papermasterと、水曜日にリリースされたビデオで話をし、小さなチップ標準化の重要性を強調しました。

「ドメイン固有のアクセラレータ。これは、ワットあたり1ドルあたり最高のパフォーマンスを得るための最良の方法です。したがって、それは絶対に進歩に必要です。各エリアに特定の製品を作る余裕はないので、私たちにできることは、小さなチップエコシステム、つまり本質的にライブラリを持っていることです」とナッフジガーは説明しました。

彼は、2022年初頭に作成されてから存在していたチプレット通信のオープンな標準であるユニバーサルチプレットインターコネクトエクスプレス（UCIE）について言及していました。AMD、ARM、Intel、Nvidiaなどの主要な業界プレーヤーから広範なサポートを獲得しています。他の多くの小規模ブランドと同様に。

2017年に第1世代のRyzenおよびEPYCプロセッサを立ち上げて以来、AMDは小さなチップアーキテクチャの最前線にいます。それ以来、House of Zenのスモールチップライブラリは、複数の計算、I/O、グラフィックチップを含むように成長し、消費者とデータセンターのプロセッサでそれらを組み合わせてカプセル化しました。

このアプローチの例は、2023年12月に発売されたAMDの本能MI300A APUにあり、13個の個別の小さなチップ（4つのI/Oチップ、6つのGPUチップ、3つのCPUチップ）と8つのHBM3メモリスタックでパッケージ化されています。

Naffziger氏によると、将来、UCIEのような基準は、第三者によって構築された小さなチップがAMDパッケージへの道を見つけることができると述べました。彼は、Silicon Photonic Interconnect（帯域幅のボトルネックを緩和できる技術）に言及しました。

Naffzigerは、低電力チップの相互接続がなければ、テクノロジーは実行可能ではないと考えています。

「光学接続を選択する理由は、巨大な帯域幅が必要だからです」と彼は説明します。したがって、それを達成するにはビットあたりのエネルギーが低い必要があります。パッケージの小さなチップは、最低のエネルギーインターフェイスを取得する方法です。」彼は、コップパッキング光学への移行が「来ている」と考えていると付け加えました。

そのために、いくつかのシリコンフォトニクスのスタートアップは、それを行うことができる製品をすでに発売しています。たとえば、Ayar Labsは、昨年構築されたプロトタイプグラフィックアナリティクスアクセラレータに統合されたUCIE互換のフォトニックチップを開発しました。

サードパーティのスモールチップ（フォトニクスまたはその他のテクノロジー）がAMD製品への道を見つけるかどうかはまだわかりません。前に報告したように、標準化は、異種のマルチチップチップを可能にするために克服する必要がある多くの課題の1つにすぎません。 AMDに小さなチップ戦略に関する詳細情報を求め、応答を受け取った場合にお知らせします。

AMDは以前、ライバルのチップメーカーに小さなチップを提供していました。 2017年に導入されたIntelのKaby Lake-Gコンポーネントは、Chipzillaの第8世代コアとAMDのRX Vega GPUを使用しています。パートは最近、トップトンのNASボードに再び登場しました。