AMD CTO が Chiplet について語る: 光電共封の時代が来る

AMDチップ会社幹部らは、将来のAMDプロセッサにはドメイン固有のアクセラレータが搭載される可能性があり、一部のアクセラレータはサードパーティが開発したものになる可能性があると述べた。

上級副社長のサム・ナフジガー氏は水曜日に公開されたビデオでAMDの最高技術責任者マーク・ペーパーマスター氏と対談し、小型チップの標準化の重要性を強調した。

「ドメイン固有のアクセラレータ、これがワットあたりのドルあたり最高のパフォーマンスを得る最良の方法です。したがって、進歩のためには絶対に必要です。分野ごとに特定の製品を作る余裕はないので、私たちにできることは、小さなチップのエコシステム、つまり本質的にはライブラリを作ることです」とナフジガー氏は説明しました。

彼が言及したのは、2022 年初頭の創設以来存在するチップレット通信のオープン標準である Universal Chiplet Interconnect Express (UCIe) です。これは、AMD、Arm、Intel、Nvidia などの主要な業界プレーヤーからも幅広い支持を得ています。他の多くの小規模ブランドと同様に。

2017 年に第 1 世代の Ryzen および Epyc プロセッサを発売して以来、AMD は小型チップ アーキテクチャの最前線に立ってきました。それ以来、House of Zen の小型チップのライブラリは、複数のコンピューティング チップ、I/O チップ、グラフィック チップを含むように成長し、消費者向けおよびデータセンターのプロセッサーにそれらを組み合わせてカプセル化しました。

このアプローチの例は、2023 年 12 月に発売された AMD の Instinct MI300A APU に見られます。この APU には、13 個の個別の小型チップ (4 個の I/O チップ、6 個の GPU チップ、3 個の CPU チップ) と 8 個の HBM3 メモリ スタックがパッケージ化されています。

Naffziger氏は、将来的にはUCIeのような規格により、サードパーティが製造した小型チップがAMDパッケージに組み込まれる可能性があると述べた。同氏は、帯域幅のボトルネックを緩和できる技術であるシリコンフォトニックインターコネクトが、サードパーティの小型チップをAMD製品に導入する可能性があると述べた。

Naffziger 氏は、低電力チップの相互接続がなければ、この技術は実現できないと考えています。

「光接続を選択する理由は、巨大な帯域幅が必要だからです」と彼は説明します。したがって、それを達成するにはビットあたりのエネルギーを低くする必要があり、パッケージ内の小さなチップが最もエネルギーの低いインターフェースを実現する方法です。」同氏は、光学部品の同時パッケージ化への移行が「近づいている」と考えていると付け加えた。

そのために、いくつかのシリコンフォトニクス新興企業がすでにそれを実現できる製品を発売している。たとえば、Ayar Labs は、Intel が昨年構築したプロトタイプのグラフィックス分析アクセラレータに統合された、UCIe 互換のフォトニック チップを開発しました。

サードパーティの小型チップ (フォトニクスまたはその他のテクノロジー) が AMD 製品に採用されるかどうかはまだわかりません。以前に報告したように、標準化は、異種マルチチップを可能にするために克服する必要がある多くの課題の 1 つにすぎません。私たちは AMD に小型チップ戦略に関する詳細情報を求めており、返答があればお知らせします。

AMDはこれまで、自社の小型チップをライバルのチップメーカーに供給してきた。2017 年に導入された Intel の Kaby Lake-G コンポーネントは、Chipzilla の第 8 世代コアと AMD の RX Vega GPU を使用しています。この部分は最近、Topton の NAS ボードに再び登場しました。